Study program

• Objectives

  Au terme du cours, l'étudiant-e doit être capable de :

  • Décrire l'historique et les buts d'un langage descriptif hardware
  • Citer les langages descriptifs les plus utilisés (VHDL, Verilog, System Verilog, etc.)
  • Développer des systèmes numériques simples en VHDL synthétisable pour FPGA
  • Expliquer la différence entre logique combinatoire et synchrone
  • Développer les composants synchrones de base en VHDL
  • Développer des machines d'états en VHDL
  • Mettre en place un environnement de simulation et vérification fonctionnelle
  • Etablir une architecture simple de système numérique et la transposer en VHDL
• Content

  Langage descriptif :

  • Historique et buts des langages descriptifs.
  • Concepts de base en VHDL : instructions concurrentes et séquentielles
  • Styles de descriptions en VHDL : flot de données (RTL), comportemental et structurel
  • Composants synchrones de base en VHDL: flip-flops D, registres à décalage et compteurs
  • Description structurelle (hiérarchique) et connexion entre composants
  • Simulation avec l'environnement Xilinx VIVADO
  • Documenter un projet développé à l'aide de schéma à bloc
  • Laboratoires : tester les systèmes numériques sur FPGA

Type of teaching and workload

Course specification

Evaluation methods

• Continuous assessment Written work, Practical exercises / Evaluated reports

Course grade calculation method

The mark for the continuous assessment is the weighted average of the mark for the written exams and the grade for the practical work -- The weighting coefficients are communicated to the students at the beginning of the course or activities that are being assessed. In the case of a revision exam, the final mark for the course is the arithmetic average of the mark for the continuous assessment and the mark for the revision exam. Attendance is mandatory. In the case of more than 20% absence from class, the teacher will not give a grade to the student and without valid justification, the course will be considered as failed. Cases of force majeure are reserved.

Intructor(s) and/or coordinator(s)

Lorenzo Pirrami